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Preliminary Technical Data
Parallel Data Acquisition Port (PDAP)
ADSP-21462/ADSP-21465/ADSP-21467/ADSP-21469
Reference . Note that the most significant 16 bits of external
The timing requirements for the PDAP are provided in
Table 38 . PDAP is the parallel mode operation of Channel 0 of
the IDP. For details on the operation of the PDAP, see the
PDAP chapter of the ADSP-2146x SHARC Processor Hardware
Table 38. Parallel Data Acquisition Port (PDAP)
PDAP data can be provided through the DATA7-0 pins. The
remaining four bits can only be sourced through DAI_P4–1.
The timing below is valid at the DATA7–0 pins.
Parameter
Min
Max
Unit
Timing Requirements
t SPCLKEN 1
PDAP_CLKEN Setup Before PDAP_CLK Sample Edge
TBD
TBD
ns
t HPCLKEN
t PDSD 1
t PDHD 1
t PDCLKW
t PDCLK
1
PDAP_CLKEN Hold After PDAP_CLK Sample Edge
PDAP_DAT Setup Before SCLK PDAP_CLK Sample Edge
PDAP_DAT Hold After SCLK PDAP_CLK Sample Edge
Clock Width
Clock Period
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
ns
ns
ns
ns
ns
Switching Characteristics
TBD
TBD
t PDHLDD
t PDSTRB
Delay of PDAP Strobe After Last PDAP_CLK Capture Edge for a Word
PDAP Strobe Pulse Width
TBD
TBD
TBD
TBD
ns
ns
1
Source pins of AMI_DATA are DATA7–0 or DAI pins. Source pins for SCLK and FS are: 1) DAI pins, 2) CLKIN through PCG, or 3) DAI pins through PCG.
S AMPLE EDGE
t PDCLK
t PDCLKW
DAI_P20 - 1
(PDAP_CLK)
DAI_P20 - 1
(PDAP_CLKEN)
DATA
t S PCLKEN
t PD S D
t HPCLKEN
t PDHD
DAI_P20 - 1
(PDAP_ S TROBE)
t PDHLDD
Figure 27. PDAP Timing
Rev. PrC
| Page 41 of 62 | January 2009
t PD S TRB
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